半导体行业从未像当前人工智能需求激增那样受到巨大冲击。AI正推动着惊人的计算需求，超出我们最大产能的40-50%，这是我前所未见的。AI的进步是由计算能力的指数级增长驱动的。为了维持这种进步，像英特尔这样的代工厂需要制造更多的尖端计算芯片，既要通过生产更多芯片来实现，也要通过提升每颗芯片的性能来实现。但这些芯片的生产受到英特尔从供应商处购买的设备的瓶颈制约，其中最著名的是ASML的EUV光刻机。如果没有这些设备，他们就无法在这里制造芯片。
我花了两天时间参观英特尔的晶圆厂，为与领导层的采访做准备。我想了解制造世界上最先进芯片需要什么条件，以及硬件如何塑造AI的未来。我与克里斯·奥斯（Chris Auth）同行，他负责目前所有处于制造阶段的工艺开发。我想更具体地了解新工艺的开发过程究竟是如何进行的。如果14A工艺将在两到三年内推出，从现在直到那时会发生什么？我希望你能尽可能详细地为我梳理整个过程。
我想了解从良率如何提升到你们查看哪些遥测数据，再到进行何种实验等所有细节。我想尽可能具体地了解未来两年内会发生什么。14A工艺在此阶段已经开发了三年多，因此为此做了大量的前期工作，使其达到目前的水平。目前，我们非常接近最终确定工艺的阶段。我们正在敲定将在其上制造的工具集，并致力于微调每个工艺步骤。工厂中大约有2000个步骤需要执行。
你需要在每个步骤中进行极其细致的工作，以确保其经过微调、可以投入制造、能够每周在该工艺下运行数千片晶圆，并且每次都能保持可重复性。目前你可能有一定的良率水平。请带我了解一下这个数据是如何逐月提升的。14A产线正在运行，从现在到下个月之间会发生什么导致良率变化？你们如何识别缺陷所在？又如何解决这些问题？
我们有一个持续的过程来识别缺陷。主要有两种方式来发现它们：一是使用在线计量设备，我们有工具可以检查晶圆并指出：“啊，这里有缺陷，那里有缺陷。”二是在生产线末端进行电学测试或分选，查看失效位置。我们会识别出失败案例，然后对这些失败进行分析。我们会对其进行截面分析。你昨天在透射电子显微镜（TEM）实验室看到了如何获取截面图。
你会获得缺陷的横截面，从而能够判断：“哦，这个缺陷位于这些层之间，所以它一定来自流程的这一部分。我们在该部分的在线计量中发现了缺陷，这些就是我们接下来需要处理的缺陷。”我们学到的教训是，在一个工艺节点上不要进行过多的创新。因为进行的创新越多，复杂性就越高。虽然你能让技术实现功能，但你必须满足特定的时间表，而这正是客户最终想要的可预测的时间表。
确定如何平衡创新以满足客户需求并在其所需时间内交付，是一个关键要素。英特尔从10纳米节点的延期中深刻体会到了这种权衡的成本代价：该节点原定的推出日期是2016年，但直到2018年才开始制造。通常英特尔一直是摩尔定律的守护者，保持每两年更新一次制造工艺的节奏，但他们的上一代产品几乎推迟了四年。今天英特尔遭遇四个月来最糟糕的一天，股价下跌超过15%。
我还要指出的是，受英特尔坏消息影响，台积电股价反而上涨了13%。请谈谈你认为英特尔从10纳米节点中吸取了哪些教训？10纳米是一个很好的例子，当时我们设定了非常激进的目标。那时我们正在做所谓的“超缩放”（hyperscaling），即比历史上做得更快的缩进。为了做到这一点，我们想出了各种创新想法，试图在没有新工具的情况下实现这一目标，因为当时的设备尚未准备好。
这给工艺和工程师带来了巨大的负担。归根结底，10纳米是一项伟大的技术。它拥有世界级的良率、性能成本和成本效益，但完成这项工作的时间比我们预期的要长。因此，我们试图将这些经验教训应用到未来的技术节点中，并告诉自己：“我们需要限制投入其中的创新数量，以确保我们能保持进度。”你认为主要应该留到未来版本的技术是什么？
EUV（极紫外光刻）可能是最大的因素。当我们开始定义10纳米时，结论是EUV尚未准备好。EUV是一种极紫外光刻技术，它使用波长为13.5纳米的光来打印芯片图案，这比之前芯片制造商依赖的工具发出的光波长短约14倍。波长越短，单次曝光能打印的特征就越精细。但英特尔决定这项技术无法及时准备好。台积电更早地转向了EUV，于2019年将其投入量产，并在2020年的5纳米节点上进一步提升了产能。
英特尔的第一个EUV工艺直到2023年才应用于产品，这意味着台积电在这些机器上比英特尔多积累了大约四年的经验。昨天我们在研究实验室预览了二维材料、CFET（互补场效应晶体管）和钌互连技术。我很好奇你们如何决定某项技术是否足够成熟以用于下一个节点？10纳米还带来了一项成果，即我们开始定义一套成熟度指标。
我们在一个称为“阶段门”（phase gate）的流程中使用这些成熟度指标，我们会说：“要从路径探索进入开发阶段，我们需要达到以下标准。”其中包括良率标准、缺陷标准和性能标准，我们必须达成这些指标才能进入流程的下一阶段。如果某项技术未能达标，它就会错过这一关并转入下一项技术领域。我们专注于……
准备好物品，我们可以运行并投入流程中，因为关键的一点是保持进度。保持进度很难，部分原因在于新的晶体管设计需要数十年才能成熟。现代芯片晶体管是从1960年演示的平面MOS晶体管演变而来的。自那以后，晶体管的历史就是从二维向三维发展的过程。克里斯随后描述的每一项发展——从鳍式场效应晶体管（FinFET）到全环绕栅极技术——都是这一进程中的一步。因此，首先需要了解基本晶体管及其各部分随时间的变化。
晶体管本质上是一个开关。当它开启时，允许电流在其两端之间流动，这两端称为源极和漏极。一块名为栅极的部件位于源极和漏极之间的硅片上方。对栅极施加正电压会开启开关，因为正电压会将硅中带有负电荷的电子向上拉向栅极。然而，一层薄薄的绝缘层阻止了它们实际到达栅极。因此，电子积聚在该绝缘层下方，并形成一条从源极到漏极的薄导电通路。这被称为沟道。
移除电压后，电子分散，沟道消失，开关关闭。随着晶体管缩小，源极和漏极靠得如此之近，以至于即使开关应该关闭时，电流仍可能通过沟道流动。我们需要一种更好的方法来控制沟道并防止电流泄漏。解决办法是让栅极从更多侧面接触沟道，从而更紧密地抓住它。在原始的平面晶体管中，栅极仅从顶部接触沟道。
鳍式场效应晶体管（FinFET）将沟道挤压成薄薄的垂直硅鳍。栅极覆盖在鳍上，因此它从三个侧面控制沟道。接下来的发展是不仅覆盖沟道的顶部和侧面，还覆盖底部。这项技术被称为全环绕栅极（Gate-All-Around），它将沟道切成薄带，每一根薄带都被栅极完全包裹。
但实现全环绕栅极需要新材料和新制造步骤。为了构建这些悬浮的硅薄带，你首先将它们夹在临时占位材料交替层的中间，该材料保留栅极最终所在的位置。我们使用占位符是因为真实栅极中的材料无法承受随后的处理过程，这涉及在约1000摄氏度的温度下烘烤晶圆。一旦这些高温步骤完成，芯片制造商就会蚀刻掉占位符，留下悬浮的薄带。
然后，他们在每根薄带周围的间隙中填充一层特殊的绝缘体涂层，称为高k材料。其目的是让栅极更强烈地拉动沟道。然后在此材料之上，他们放置构成栅极本身的金属。鳍式场效应晶体管于1989年在实验室中演示，并于2011年在英特尔实现量产。全环绕栅极晶体管早在一年前的1988年就已演示，但三星直到2022年才开始生产全环绕栅极芯片。
因此，这些想法——鳍式场效应晶体管和全环绕栅极技术——是在大约同一时间开发的，但它们的生产间隔了十年。我想问克里斯为什么达到当前的全环绕栅极技术花了这么长时间。也许你可以带我走过进入大规模制造的过程。我想具体了解，一旦你有一个想法：“嘿，我们要让沟道变小，围绕它……”其他材料科学的问题——弄清楚如何不破坏栅极，它们实际上是如何解决的？为什么花了这么长时间？
全环绕栅极就是一个很好的例子，因为在90年代我们就知道这个想法。但我们也知道在将其投入大规模制造时会遇到这些问题。同时，还有其他东西如高k金属栅极、应变硅以及现存的鳍式场效应晶体管。问题是什么时候去解决这些问题才是合适的？嗯，你不希望在必须之前就去处理某事。如果你有这些其他能驱动性能的东西，你就会去做那些。所以我们走了这条路径。
我们做了应变硅、高k金属栅极，我们也做了鳍式场效应晶体管，然后变得：“好吧，我们需要做更进一步的事情。我们如何到达那里？”嗯，全环绕栅极确实是终极晶体管。也许是时候开始解决你遇到的一些问题了。你说得对，现在你必须看看如何将高k金属栅极与全环绕栅极结合使用。正是这种创新需要时间。有时你需要新材料，有时你需要不同的工具来执行你需要的某些操作，这需要设备供应商进行发明。
你必须去对设备供应商说：“嘿，我需要一个能做XYZ的设备。”“我需要一种能沉积进入其中的特定材料的气体。”“我需要一个具有这种特性的加热卡盘。”所有这些事情都需要时间。其中一些是迭代式的，你必须运行一个全环绕栅极晶体管并说：“哦，好吧，那行不通。让我弄清楚我的假设哪里错了，并用不同的结构再试一次。”
从仅仅制造越来越小的平面晶体管并受益于德纳德缩放的年代，到我们今天所处的世界，研发的性质发生了怎样的变化？这是否是一种完全不同的研发过程？以前是：“让我们把东西做得更小、更小、更小。”现在你同时关注性能的所有其他方面，尺寸的改进不再那么容易获得。请带我了解一下在那个时间点研发流程中是否发生了某些关键变化？
如果你回顾80年代和90年代，是的，它确实是由德纳德缩放定律和光刻驱动的。我们只是把东西做得更小，晶体管变得更快、更可靠，而且节奏非常可预测。当我们开始进入2000年代时，我们看到：“那已经不够好了。”“我们需要做一些不同的事情。”对我来说，这成为了创新的黄金时代。对于每个技术节点，你如何提供更多缩放？你如何提供更多性能？它推动了应变硅的发展。
它推动了高k金属栅极的发展。它推动了鳍式场效应晶体管的发展。它推动了全环绕栅极技术。它还推动了背面供电技术的发展。在80年代和90年代，对于这些东西你会说：“哦不，我们不会碰那些东西的。”因为我们只是继续拥有相同的工艺流程。我们只是缩放、缩放、再缩放。但对于像我这样的晶体管狂热者来说，这太棒了。
随着技术路线图的公开，半导体制造领域迎来了前所未有的创新机遇。如今引入的新材料数量相比90年代增长了十倍之多，原子层沉积等技术使得制造过程能够以原子为单位进行精确控制。这种转变彻底改变了工艺方法，从过去“尽量不改变任何东西”的保守策略，转变为大胆拆解并尝试全新思路。在14A制程中，英特尔采用了新型High-NA EUV光刻机。虽然它与现有EUV机器使用相同的极紫外光源，但通过改变光学系统提升了数值孔径（NA）。标准EUV的NA为0.33，而High-NA将其扩大至0.55，这意味着光锥更宽，能在晶圆上刻蚀出更小且聚焦的光斑。
High-NA光刻机单次通过即可打印比标准机器小1.7倍的特征尺寸。当特征尺寸小于光刻机能力时，芯片制造商必须将图案拆分到多次通过中完成。最密集的图案可能需要两到四次曝光，每次额外增加都会消耗价值约2亿美元的机器宝贵时间，并引入缺陷风险。尽管High-NA设备成本翻倍，但它能减少曝光次数。英特尔采用14A制程的决策基于其独特的背面供电架构，这缓解了正面布线间距要求，使得High-NA可以直接应用。相比之下，台积电因缺乏此架构需使用双重图案化EUV，因此认为High-NA对其经济性不足。
背面供电技术将电源线移至晶体管下方的晶圆背面，从而释放了正面空间，使信号线无需紧密排列。这一改变使得High-NA对英特尔极具价值：若无背面供电，即使使用High-NA也需多次曝光；而有了它，单次通过即可满足要求。目前14A制程中背面供电作为可选功能开放给客户讨论，因其兼具价值与复杂性。英特尔遵循流程设计套件（PDK）规范供外部客户委托制造，14A将直接提供高质量PDK。
英特尔从IDM转向代工模式面临学习曲线，18A制程初期因PDK问题导致部分指令无法使用。经过大量客户反馈与迭代，英特尔已建立起符合行业标准的PDK体系，明确了从0.5到1.0不同成熟度的指标。通过持续整合客户对质量与完整性的期望，英特尔确保了PDK的高水准，为14A制程奠定了坚实基础。
长期以来，英特尔晶圆厂仅生产自家芯片，这可能使台积电获得了优势：服务众多客户使其拥有更多学习样本、再投资资金及交付压力。企业客户对安全功能有统一要求，如单点登录（SSO）和目录同步。自行开发这些功能的性价比极低：改进版无法显著加速增长，但故障版本会严重阻碍业务。WorkOS提供了经过实战检验的企业功能模块，包括SSO、SCIM、RBAC和审计日志等。
此外，WorkOS还推出了专为AI代理设计的功能版本，使代理能够登录、获取权限并在产品内执行操作。这些功能仅需少量代码即可集成，帮助企业快速具备向企业客户销售的能力。OpenAI、Anthropic和Thinking Machines等超过3000家公司均依赖WorkOS来满足其企业级需求。
要求。如果你想加入他们，请访问 workos.com 并告诉他们是我派你去的。如果一只蝴蝶在六十年代扇动翅膀，你能想象一个连“环绕栅极”这个词都无人知晓的世界吗？那是一个人们熟悉这个概念，却在思考技术树极其不同分支的场景。你认为在技术树上能走多远，事物才会变得截然不同？难道我们甚至不再使用铜吗？如果你看看晶体管互连方面我们所取得的进展，就晶体管本身以及环绕栅极作为理想晶体管结构而言，这在某种程度上是不可避免的。正如我所说的，在九十年代我们就已经在讨论这类问题了。背面供电这一项则显得相当超前。即使在九十年代，将硅衬底完全剥离并在背面布线这种想法，可能还显得有点过于超前。
当然铜线是最好的，所以我不知道除了铜之外还能走到哪里去。但你们正在探索其他材料——对于某些极小间距的情况，用其他材料替代铜是不可避免的。这是一个很好的例子，说明将有另一种材料进入其中。但对于较大的线路，我认为铜已经是最合适的选择。一旦你开始制造环绕栅极晶体管并进行背面供电，你就进入了一个非常不同的领域。现在情况不再是“嘿，只是有一些衬底，你把所有东西都堆在上面”。现在的晶体管悬浮在互连层中，你会想：“好吧，为什么我不让晶体管、互连、更多的晶体管和更多的互连交替堆叠呢？”
这就是我们现在通过离散芯片相互堆叠所实现的整个三维堆叠技术。现在你会想：“为什么我不能直接构建这样一个完整的结构？”你在存储器中看到了这一点，NAND 闪存和 DRAM。它们拥有令人难以置信的三维结构。NAND 已经实现了这一点，DRAM 也在讨论它，但我认为 DRAM 最终也会走向这条路。很多人说：“哦不，我们不会这样做，因为我们无法在五年内实现。”拜托，让我们把时间跨度拉长一些。设为十年、二十年。到了 2045 年，你认为你能做到吗？这时你就会说：“哦是的，我可以看到那时我们会有一些相当奇特的结构。”
我们受限于自己在未来四年内认为可能实现的事物。正如我一直所说，当人们问“你认为技术扩展将如何发展”时，我们只有大约四年的视野。然后你看到那四年后，“是的，我认为在那之后还有另外四年我们可以做到。”当你到达那个四年的节点时，你会想：“是的，我认为你可以再做一些事情。”但如果你开始谈论十年后的事，就很难说那会是什么样子。克里斯关于向上构建的想法可以从晶体管本身开始。芯片使用两种类型的晶体管，称为 n 型和 p 型，它们工作方式相同，但电荷相反。几乎每个电路都是通过将它们配对构建而成的。
如今，芯片制造商将它们并排制造。下一步是将它们直接堆叠在一起以节省空间。原则上，这可以在相同面积内容纳两倍的晶体管数量。这种设计被称为 CFET（互补场效应晶体管）。但是，每一层额外的堆叠都会增加制造步骤和成本，并导致热量积聚且没有明确的散热途径。由于逻辑电路消耗的功率比存储器大，因此你不能像制造 HBM 或 3D NAND 那样轻松地用逻辑电路制作 DRAM 堆栈，因为存在散热问题。这是长期以来的根本性问题吗？你——热管理。当你试图回答“什么限制了计算能力”时，有三件事需要考虑：开关速度有多快，即设备的频率；完成该切换需要多少功率，即其能效。
第三件事是：你如何散发由进行该开关操作所产生的热量？这就是热力学部分。这些问题并不新鲜。你可以回溯二十年，看到关于这三件事的文章。问题在于，热力学……你如何处理这个问题，特别是当你开始谈论这些三维设备时？这就需要那种系统级分析和仿真工具。我认为我们正处于起步阶段，因为我们刚刚开始关注这一点。它是一个限制因素，并且将继续是限制因素，但同样，这些是我们能够解决的问题。这些问题通过工作可以得到解决，但工程时间是有限的，用于实验的晶圆也是有限的。决定将这些资源分配到成千上万的问题中，本身就是提升一个制程节点最困难的部分之一。
我旁听了一次英特尔的“热点话题”会议，那些决策就是在那里做出的。我在这里与凯文·费舍尔在一起，他今天早上在“热点话题”会议上制定了规则，你们在那里讨论了如何改进 18A 和 18A-P 技术。人们会带着他们运行的不同实验、提高良率和性能的不同想法来找你，然后你和你的集成工程师会告诉他们你需要什么数据，他们应该如何进行，你认为如何能更快地推动事情进展。我想让人们了解这些会议的文化氛围。我发现令人震惊的一点是，这正成为你最先进制程的瓶颈。你想要快速取得进展，所以你不得不采取强硬手段。
我会说，普通工程师并不理解这对英特尔底线的影响以及这会如何影响我们的客户所带来的紧迫感和利害关系。他们对这些问题的可见度很低。他们通常有一套想要捕捉的标准指标。他们会遇到边界情况，“我问了某样东西，有人说不行，我就放弃了。”“我想我得不到我想要的那个东西了。”在这个行业中学到的一件事是：你永远无法获得完整的数据集。如果你想等待一个完整的数据集，那你已经等得太久了。为时已晚。我在这些会议中做的很多工作就是决定我们在某个决策上承担多少风险，或者不承担某些决策的风险。你需要说：“看，我们现在要行动吗？我们要开始冒着风险进行生产了吗？”
因为你正在冒底线的风险，你在冒险收入。我担心你会把我塑造成一个恶人的形象，因为我对人们采取了强硬手段。拥有一个这样的声誉其实很好。这真正传达了紧迫感。每一天都很重要。你能带我了解一个可能出现的具体问题吗？你今天早上看到的一个例子就是外延结节。
Epi是外延（epitaxy）的缩写，意指在现有材料之上生长新材料。芯片制造商将气体流过加热的晶圆，气体会在其表面留下原子。底层材料的晶体结构充当模板。每个新原子都与下方的原子排列对齐，新的层继续相同的晶体结构。芯片制造商在制造芯片的多个阶段使用外延技术。
在凯文描述的步骤中，他们利用它在栅极两侧生长源极和漏极作为小晶体。在外延沉积过程中，会出现异常生长，就像一个小肿瘤一样迅速生长。这会造成问题，因为一个外延层会与错误的另一个短路，导致晶体管无法工作。然后你必须缩小范围以确定如何修复它。
过去十年里，英特尔的芯片都具备一种称为处理器追踪（Processor Trace）的功能。当你开启它时，它会开始记录程序运行的所有代码，并捕捉足够的细节，以便你稍后回溯并重构每一个函数调用。大多数公司不需要这种级别的详细信息。
但Jane Street需要：他们需要调查交易系统中特定且转瞬即逝的时刻，例如对网络数据包的延迟响应。这些事件往往太短暂，大多数调试工具无法捕捉到。因此，当Jane Street的一位工程师注意到处理器追踪时，他开始尝试使用它。
随后他和一位暑期实习生将这种探索转化为一个名为magic-trace的新工具。Magic-trace利用处理器追踪的输出，为Jane Street提供在特定感兴趣时刻之前发生的每一个函数调用的历史记录。
这个项目完全是自下而上的——它始于一位工程师认为有价值的一项功能。现在，Jane Street的交易员和开发人员每天都使用magic-trace。如果你想在一个被信任去追求你认为最重要的想法的地方工作，Jane Street正在招聘研究人员和工程师。请访问janestreet.com/dwarkesh了解更多。
今天早上你观察到的一部分是我们正在查看的一种特殊清洁工艺，旨在消除结节（nodule）。结节点积沉积后，我们会将其去除。其他讨论涉及结节的来源。消除结节的源头存在一些问题：你如何决定其根源是什么？
在大多数情况下，我们并行工作。你是如何做决定的呢？修复问题的最佳方法并不总是显而易见的，因此你会尝试所有潜在的解决方案。有时第一个想到的方案并非正确的那一个。一旦我们确定这是该技术的一个主要问题，Hot Topics会议就会介入。
这就是我们将资源协调到各个工程团队的方式，以便加速工作进度。你提到有一种快速通道流程，如果某些实验出现瓶颈，晶圆可以更快地通过工厂。我们有一套分级系统，称为“热盒”（hot boxes）。
每一级热盒的速度都稍快一些。这只是工厂优先处理特定批次、在工厂中运行的那部分硅片的方式。我们最高级别的热盒HotBox 1在工厂中飞速运行。它在每台设备上享有优先权，但这会对整个工厂造成拖累。
如果你让一位工厂人员参与进来，他们不喜欢使用这张王牌，因为这会导致工具利用效率低下，只是为了追求超快速度。把它想象成一条高速公路，你单独留出一条车道给拼车车辆（carpool），虽然每个人都可以使用这条道，但你规定“好吧，这只是给拼车用的”。
这就是我们的HotBox 1。除了那一个实验外，所有人都清空那条车道，那个实验便在高速公路上飞驰。凯文的工作是决定现在什么进入生产线，但在前一天，我和杰克·卡瓦莱罗斯（Jack Kavalieros）去了英特尔的研究实验室，看看那些尚未准备好用于特定制程节点的想法。
我们从布线开始研究。晶体管只有在连接到其他元件时才有用，而在现代芯片上，这需要超过十几层金属线堆叠在晶体管之上，称为互连。这些导线由铜制成，随着尺寸缩小，铜开始出现问题。英特尔正在探索一种替代品：钌（ruthenium）。
钌的电阻率更高，那么你们为什么要在未来探索钌呢？有趣的是，当你缩放这些铜线的尺寸时，会遇到挑战。例如，铜通常需要内衬（liner）才能沉积以填充这些线条。钌在这方面截然不同，因为它是一种我们可以实际刻蚀的材料。
因此，通过刻蚀它，我们不需要那种内衬。现在缩放这些非常精细的尺寸，如果你能用无内衬来交换有电阻的内衬，钌就开始占据优势。存在一个交叉点，在该点上钌的导电性、电阻率将优于铜。这大致在20纳米节距范围内，这意味着，如果你能想象一下，一半的节距是你的金属线，另一半是隔离它们的电介质。
那么内衬是什么呢？你可以将其想象成一种胶水层或过渡层，我们需要它来沉积铜并使其粘附，从而与下方的铜线建立连接。这些都是相互连接的互连铜线。但每次沉积铜时，其下方总是有一层内衬。
在过去，那层内衬可能占据了整个导电路径的很大一部分。但随着时间推移，我们对其进行了缩放并使其变薄，因此铜再次成为有力的竞争者。
我很好奇的一件事是：你们如何决定一项技术已经成熟并准备好进行大规模制造？在10纳米制程中，你提到你们从铜转向了钴，并且当时存在一些潜在问题。你们如何决定这项技术能够在规模上发挥作用？
将这些材料集成到如晶体管生态系统这样复杂的系统中，涉及许多不同的组件。可扩展性是一部分，但其整合能力是另一部分。当时我们决定使用钴时，它是先驱者。当时的结果更强有力。
但随着我们与外部生态系统合作——即提供这些材料以及我们与之集成的工具的供应商生态系——我们在后续找到了解决方案，可能会使铜重新成为两者中更强者。这正是发生的事情。我们要经历的每一项技术都会评估多种选项。
当我们接近交付可制造产品的时限，我们必须做出……
当时的首选方案是钴，现在又回到了铜，也许未来会是钌。我想听听你对CFET（互补场效应晶体管）的看法，基本上是将晶体管堆叠在一起。那里的进展如何？能不断增加层数吗？只有两层吗？能做到三层、四层吗？最高能达到多少层？目前正在进行CFET的评估。
这不仅是我们在做，竞争对手也在做，外部实验室也在研究它。这是堆叠技术的终极形态。我们以前不得不将晶体管压缩得越来越小，而现在通过将它们垂直堆叠，我们在某种程度上缓解了这种压力。但堆叠并不意味着它们不再互连。正如我们新闻稿中所述，以前位于顶部甚至底部的连接，现在必须垂直穿过晶体管之间。
这是一个新的挑战，因为刻蚀沟槽并填充这些沟槽的深宽比变得越来越困难。这不像堆叠晶体管那么简单，因为你仍然需要考虑如何互连它们。这里的问题在于刻蚀出那么深的孔吗？是的，刻蚀的深宽比是其中很大的一部分。我们正在与供应商合作改进这一点，但这也取决于用什么来填充这些极小的空间。
因为填充有时可能会留下空气间隙或从未真正填满的空洞，这并不理想。我假设实验室里有一个能工作的CFET版本。目前哪种晶圆或工艺正在运行？然后下一步是什么？在那之后，直到它进入全高产量流程，每一步又是什么？
进化这些技术的过程，尤其是像架构这样更复杂的技术——不仅仅是基本的化学或材料，而是完整的CFET架构——我们需要制作短循环载体（short-loop vehicles），以便更快地获得反馈。正常的制造过程可能需要一个月或更长时间来完成其经历的数千个步骤。
我们的目标是提取该工艺中的单元并对其进行资格认证（qualify）。我们利用短循环载体，获取电气参数和化学参数，以解决其中的一些挑战和障碍。一旦解决了这些问题，我们将它们组合成更复杂的测试载体。在这里你会发现一些非常简单的东西。
你可能正在制造二极管或电容器，这些是晶体管的组成部分。随着它们的演进而变得更强、性能更好，你将它们组合以制造下一阶段的产品，这可能就是晶体管本身。在CFET的例子中，你可能不会选择四层纳米带堆叠在另外四层之上。
你可能会只选择一层对一层的堆叠，因为处理如此高大的结构的深宽比自然变得越来越具有挑战性。因此，我们将拥有一个简化的CFET版本，它只有一个NMOS线和一个PMOS线。这简化了我们的工作，但仍有助于我们评估器件的堆叠方式及其互连情况。
但这里的特征尺寸是否和最终产品一样小？还是说特征尺寸更大？哦，绝对有。在某些情况下，至少一样小。例如，你听说过二维材料吗？这些被称为过渡层二硫化物的材料非常薄。它们本质上是我们处理的单层原子薄膜。
这些沉积可以在这个实验室中进行。我们可以评估这些薄膜的导电性、我们接触它们的能力，以及调节其导电性的能力——这正是晶体管所做的。所以是的，我们不仅有能力沉积极小且薄至原子尺度的薄膜，还能打印非常小的特征。
我们拥有EUV（极紫外）技术或电子束技术，可以让我们打印出与最终在生产中制造的非常相似的小特征。我想我不太直观地理解，如果现在就有用于工作CFET的微小特征尺寸，为什么它还需要10年才能进入我的手机？我明白这是一个过程，但为什么这个过程如此漫长？
当你处理像CFET这样的架构与新型材料时，答案略有不同。当然，新材料面临沉积、刻蚀和去除的挑战。它们与上下其他层的兼容性等所有问题都必须在将其投入生产线之前进行研究。架构可能看似简单的演进。“哦，你正在并排制造纳米带晶体管。只是把它们堆叠起来有什么问题吗？”
但是，当然，将它们堆叠会增加刻蚀、沉积和清洗的深宽比，而技术可能尚未准备好。但如果你已经在这里制作了它，说明该技术的某个版本已经准备好了，对吗？正确。我们制作了一个简化的版本，它可能并不优于我们当前的并排纳米带技术，但我们需要对其进行进化。
例如，将其演变为两个纳米带，或添加正确类型的金属和介电材料，以便从该器件中提取最大性能。明白了。所以这就像是一个长长的尾巴——有一千个不同的步骤必须以非常独特的方式结合起来，使性能兼容或实际上超越之前的技术。
想法往往在哪里失败？你有20个关于二维材料等想法。你如何决定这个实际上不值得继续追求？有时我们会发现材料的某些基本原理与我们后续进行的其余处理不兼容。第一层实验可能非常简单，只是沉积薄膜。“好的，我可以沉积该薄膜，可以观察它，测量它。但当我试图与之建立接触时，什么也粘不住。”
这可能是最基本的附着力问题。工艺的下一步根本无法与该材料附着。因此，你可能会因为这样简单的原因而排除一种材料。更复杂的挑战可能是后续工艺会与下游步骤发生气体相互作用。例如，我已经沉积了薄膜，并用其他材料将其封装，但它们不是气密的。
因此，我工艺中的第三、第四或第五步实际上仍可能与它相互作用并改变其性质。这使得它不稳定，现在我们必须为该工艺寻找更好的气密密封方法。如果我们找不到控制它的方法，那么对我们来说这就是死路一条。
晶体管堆叠仍处于研究实验室阶段。而整个芯片的堆叠已经……
生产环节，它解决的是另一个问题：不同的芯片之间如何相互通信。现代计算机被划分为多个部分，每一部分都针对特定任务进行了优化。例如，英伟达（Nvidia）的Blackwell数据中心GPU将两个巨大的处理器芯片结合在一起，并在周围环绕着八堆高带宽存储器。这些芯片必须不断地相互发送和接收数据。
而在人工智能领域，限制工作负载完成速度的往往不是原始计算能力本身，而是这种数据通信的速度。想象一下两个芯片并排摆放，通过它们相对的面进行通信。如果你将每个芯片的宽度和长度都增加一倍，电路的面积会变成原来的四倍，但用于连接的边缘长度却只有一倍。这就是面积与周长的问题。随着晶体管变得
更加密集，芯片进行计算的能力增长速度超过了其移动数据的能力。业界多年来一直知晓这一问题，因此发明了多种技术来解决它。完成的电路必须经过最后两个操作：键合和封装。芯片制造完成后，仍需与其他芯片以及计算机的其他部分连接。这一步
被称为封装，在过去几十年里发生了巨大变化。从宏观角度来看，你可以这样理解封装的演变：起初，芯片是并排布局的。连接它们的导线从一个芯片的一侧延伸到另一个芯片。为了提高通信密度，业界引入了一种共享硅片，称为中介层（interposer），让多个芯片放置在其上。
芯片可以通过直接穿过中介层的布线与其他芯片通信。这种类型的封装通常被称为“2.5D”。另一种增加连接密度的方法是直接将芯片彼此键合。这使得芯片之间的连接更短，但早期的这种想法使用焊球（solder bumps），体积庞大且增加了电阻。更好的做法是跳过
焊料，直接将两个芯片的信号线连接融合在一起。这被称为混合键合（hybrid bonding），是半导体行业投入最多的技术之一。混合键合的工作原理是将一个芯片的铜互连与另一个芯片的对齐，然后将这些芯片压在一起并加热，使它们的互连膨胀并桥接
芯片之间的间隙。这一过程也会让铜周围的绝缘表面发生键合。因此，通过去除焊球，最终获得了密度高得多的连接。但这种技术直到最近才进入大规模量产，是因为花了一段时间来解决其带来的对准和缺陷挑战。在封装实验室里，我问了英特尔高级
封装技术开发组的总监泰勒·奥斯本（Tyler Osborn），他们是如何在实践中应用这一技术的。英特尔在优化CPU速度方面已经花了50多年的时间。但许多这些优化——如缓存、分支预测和推测执行——降低了可预测性。完全相同的指令有时需要四个周期才能执行，而下次却可能需要300个周期。当数十亿条指令
堆叠在一起并在多个线程和核心上执行时，这些非确定性因素会累积成各种难以复现的bug。如果你从事严肃的系统工作，肯定经历过这种情况。Antithesis通过做一件有点疯狂的事情解决了这个问题：他们构建了一台100%确定性的计算机。他们确定了英特尔x86架构中非确定性可能泄露的每一个“入口”
——网络数据包、磁盘读取、温度传感器，甚至是时间本身。他们要么将这些入口全部封死，要么插入受控的模拟模块。这台确定性计算机只是一个基础。在此基础上，Antithesis构建了一个测试平台，将数年的生产硬化过程压缩到几分钟内。它让你的软件在数千个并行世界中运行，注入故障并
智能地引导每个世界走向一个十亿分之一的失败场景，这是你自己永远无法测试到的。这种确定性正是我在过去几集中提到的所有其他令人难以置信的Antithesis功能背后的原因。它让你能够复现任何bug，并回溯到测试运行的任意时间点。最重要的是，它让你——或你的智能体（agents）——能够追踪每一个失败
的根本原因。访问 antithesis.com/dwarkesh 了解更多。两种可以进行混合键合的方式：芯片对芯片（die to die）和芯片对晶圆（die to wafer）。也许你可以谈谈两者的优势，以及哪一种在实际中效果更好。当然。在英特尔内部，我认为你所说的“芯片对芯片”，我们通常称为晶圆对晶圆（wafer to wafer）。我们实际上是将整片晶圆和另一片晶圆
键合在一起。这种方法目前在CMOS图像传感器行业中非常流行，事实上它基本上主导了该领域。人们也在考虑将其用于其他用途，如内存堆叠。人们发表过关于各种各样想法的论文。然而，其中一项挑战是，你需要完美匹配的芯片，且必须严格区分左手和右手方向，因此你必须能够精确地将一个与另一个
键合。一对一的芯片尺寸是一个挑战。如果上下层的器件设计不完全相同，那就是个问题。对于晶圆对晶圆键合，确保具有良好排序的晶圆匹配度很高是具有挑战性的。也就是说，这里的良品阵列与那里的良品阵列是否完全一致。如果它们精确匹配——好的芯片和坏的芯片都一一对应——我可以
获得该良品键合操作的100%良率。但这种情况发生的概率非常低。两者之间总会有一些随机性，而这种随机性的结果将是良品与坏品的错误键合损失。相比之下，对于芯片对晶圆（chip to wafer），我可以掌控局面。我可以进行切割分离，并使用在芯片级别测试过的已知良品（known good dies），然后仅将
已知良品键合到已知的良好基底位置。那么你认为芯片对晶圆将是未来混合键合的方式吗？我认为我们将两者都会采用。我们肯定具备同时处理这两种方式的能力。这主要取决于客户和架构需求，但在逻辑到逻辑（logic-to-logic）领域，芯片对晶圆确实非常有意义。你刚才解释了从先进封装到混合键合的过程中，
间距（pitches）在减小。这还能进一步缩小多少？这是一个很好的问题。历史上，就像我们之前提到的，15年前第一级互连的间距是130-150微米。如今在大规模量产（HVM）中，我们在Foveros技术中使用的是25微米间距。在这里我们使用的是亚10纳米间距，但文献中已经有记载。事实上，每年
最大的封装会议是IEEE ECTC会议。
五月时曾有一篇论文展示了0.45微米间距混合键合器件的可靠性数据。你可以想象，这又比我们现在大规模量产（HVM）的水平高出了一个数量级的密度。这种可扩展性已经得到证明，所以我看到那里有漫长的跑道。在互连方面，单片晶圆内通常间隔多远？在工厂后端，你可以想象封装下方的几层尺寸通常在0.5微米到1微米左右。因此，如果你能将封装推进至0.5微米或以下，你几乎可以考虑将芯片顶层的层移除，并将硅片内的下层与另一块硅片内的下层连接起来。这正是混合键合的美妙之处所在。
你可以想象，未来甚至可能在两侧都拥有减少的互连层，我们将它们键合在一起，从而在两个晶体管层之间实现更低的总IR压降。一旦我们进入这些领域，思考其发展方向真的非常令人兴奋。实际上，我对……很好奇。对于人工智能而言，混合键合之所以如此强大是有道理的，因为这样你可以获得更高的内存带宽。但你刚才提到存在散热等问题。那么混合键合在非人工智能应用中的优势是什么？
这是一个极好的问题。有一些公司正在针对非AI应用进行研究，甚至包括客户端设备。我认为其中一大帮助在于：首先，显然是相同的原始互连密度，特别是在CPU和GPU之间。但另一方面则关乎功耗。就像我们之前讨论过的，随着互连越来越精细，你可以降低该接口的总能耗（以每比特皮焦耳计）。在这些应用中使用混合键合，你可以将其视为封装帮助降低系统总功耗预算的另一种方式。这带来了诸多好处：在提供相同电气性能的前提下，实现更低的功耗和更少发热。
到目前为止，这主要关乎制造更好的芯片。问题的另一半是，如果AI实验室愿意为更多芯片付费，行业能生产多少芯片？我有机会与英特尔首席技术官普什卡尔·拉纳德（Pushkar Ranade）交谈。我非常想了解，由于整个行业必须依赖相同的供应商，这一事实如何限制了你们扩大生产的能力。对于这种EUV光刻机，ASML每年生产的数量不到100台。他们计划每年的产量不会超过100台，即使在本世纪末也不会显著增加。这必须在你们、台积电以及所有正在扩大生产的内存制造商（如SK海力士）之间分配。这如何限制了你们应对所有这些需求的能力？
这是一个限制因素。我们必须充分利用已安装的产能。我们将尝试提高现有工具组的产出率。但EUV或ASML并非唯一的瓶颈。它肯定比其他一些工具的瓶颈更大，但在很大程度上，我们看到所有设备都面临巨大的供应短缺。尽管其他工具有多个提供商，但一旦你锁定了一个工艺流程——比如18A工艺（这现已是一项成熟工艺）——我们就需要特定的工具。我们不能随意去获取用于同一流程的不同工具。因此，我们被锁定在这一种工具和单一供应商上，并依赖于此。
这对14A工艺在结构安排方面有什么启示？到2028年，世界将会变得非常疯狂。你如何以这样一种方式构建事物，以便在扩产时拥有灵活性？这样做的方法——我们一直在做，通常大家也都这么做——是尽量保持从一个节点到下一个节点的通用性。从18A过渡到14A，也许你会说工具组中的80%可以被重复使用。当然，由于14A需要更密集的几何结构，因此它将要求一些新的能力，所以需要一些独特的工具。
即使你们决定投入无限资金进行资本支出（CapEx），你是否对每月能生产的晶圆数量有一个终极瓶颈的概念？鉴于现有的约束，假设我们必须最大化给定工具占地面积的产出率，我认为这是渐进式的，因为目前的工艺已经产生了相当高的良率。如果你的良率已经很高，那么获得额外的1%良率极其困难，因为这已经是一个精细调优的工艺。
世界上有足够的工具让你们将尖端工艺的晶圆产量增加10倍吗？不是10倍，但可能是2倍，是的。这非常有趣，因为人工智能行业十年来每年的计算能力都在3倍增长。你的意思是这种增长无法持续下去吗？除非整个供应链——从设备供应商、他们的供应商到二级供应商——除非每个人都生产更多，否则你们无法增加产出。
为了让观众了解AI需求的规模以及你们产品变现的程度：你可以计算一下，数字似乎表明，英特尔账户上仅几十亿美元的资本支出就足以产生足够的芯片——或逻辑电路——从而为AI模型公司带来约1000亿美元的收入。当然，该价值链中还有许多其他参与者。还有内存和其他东西。但令人难以置信的是，几十亿美元的资本支出（可以分摊到许多不同的年份）每年都能产生1000亿美元的收入。这似乎表明，在某个时候这种情况应该会渗透下来。
在某些时刻，AI实验室可能会说：“我们就买下所有东西。尽可能多地生产。我们将保证未来的收入流。”实际上已经出现了这种早期迹象，需求信号非常高。但我认为你们曾暗示价值正在积累在技术栈的顶端。本质上发生的是，我们从30-40年前甚至更久以前的完全垂直整合行业，转变为一个非常水平的行业，其中有代工厂、设备制造商以及他们的供应商。
如今，每个超大规模云服务商都在设计自己的芯片，而且这些超大规模企业的规模如此之大。例如，一些模型公司的需求非常高，他们可以轻松消耗掉整个晶圆厂甚至多个晶圆厂的硅片供应量，而且他们肯定有资金为此提供资助。因此在某种程度上，我们正再次从水平世界转向一种伪垂直的世界。它不是单体式的垂直整合，但可以说是虚拟的……
垂直整合。在这个行业中，规模经济的性质是什么？如果你看看台积电与英特尔在先进制程上出货的晶圆数量对比，台积电是英特尔的三倍以上。在这个阶段，规模经济能给你带来哪些优势？或者说，一旦达到某个点，规模经济的效应是否会减弱？这是一个非常重要的问题。整个业务都依赖于规模经济。如果你观察所有先进的制造公司，在半导体代工厂中，规模效应可能是最纯粹的。原因在于固定成本极高。一旦建成一座晶圆厂，80%的成本结构都是固定的。这意味着每增加一个百分点的产能利用率，带来的收入增长远大于此。
因此这至关重要。我们会为每一个额外的晶圆厂产能利用率百分比而战，也会为每个额外的产出百分比而努力。假设我今天生产一些晶圆，良率是60%。如果我改进了工艺，芯片良率达到65%或70%，这并非线性优势。在相同的占地面积下，我的产出会大幅增加。因此总还有提升规模经济的空间。这也是为什么你看到这个行业如此多整合的原因之一，原因就在于此。在先进节点上只剩下三家代工厂。在此过程中许多公司停止了制造业务。你可能见过……有一张图表显示40年前大约有20家代工厂，随着时间的推移数量不断减少直到今天只剩三家。
那么追赶台积电的具体总体规划是什么？虽然台积电领先，但其先进制程存在巨大的溢出需求，目前N3节点主要用于AI加速器，甚至大部分是英伟达的需求。此外还有对CPU和其他同样为AI所需设备的大量需求，由于AI的影响，CPU需求激增。如何看待英特尔落后几年而台积电产能严重饱和的这一机会？追赶台积电有多个方面，我们需要在规模上追赶。正如你所说，他们今天是我们和三星都更大的晶圆制造商。规模的追赶将是一个渐进的过程。如果你指的是在技术上追赶，我认为我们已经做到了这一点。
我们在性能、功耗或面积密度上可能只相差几个百分点。但这种基准测试，即一家代工厂领先或落后几家代工厂是有意义的，当你落后整整一代甚至两代时。那时对你的芯片产出、面积或功能如功耗才有实质性影响。但如果只相差几个百分点，那就只是在吹毛求疵了因为这不是单维度的。这不仅仅是关于密度或原始性能，不同的应用需要不同的向量。你可以落后几个百分点但你需要准时交付你的执行能力必须确保极高的良率以支持大规模且快速的产能爬坡。这实际上比在性能或面积上追赶几个百分点更为重要。
我曾看过一些SemiAnalysis的数据，似乎表明在晶体管密度方面2028年推出的14A将与N2相当。首先我会质疑这种基准测试，但正如我所说的保持在正确的范围内并非常可预测很重要而且这不是单维度的。我们不只制造一种类型的晶体管，比如14A或18A而是几种不同的类型有低漏电晶体管、高性能高驱动电流晶体管。我们制造SRAM，有高密度SRAM也有高性能SRAM还有许多其他功能如模拟电路、射频电路。所有这些功能的总和才使技术具有竞争力。我想这使得你现在的资本支出更加重要，台积电今年的资本支出计划约为500亿美元而你方约为200亿美元。如果你现在购买的工具将决定谁能满足即将到来的疯狂AI需求，那么现在的资本支出差异甚至对美国和其
他国家而言都更加重要。是的非常正确，今天与我们和台积电的比较有点不公平因为他们基本上是为所有人服务的代工厂而我们主要是英特尔的代工厂，我们将成为其他客户的代工厂。届时我们的资本支出也会增长。英特尔始于60年代末的DRAM业务，你们曾生产并出售了DRAMA几年前又卖掉了闪存业务。对此有何看法？为了听众的背景信息，这些如今已成为数万亿美元的行业因为AI需求导致其爆炸式增长。显然事后看来出售闪存业务可能不是最明智的时机，当时这样做有充分的理由没人能预见如此巨大的需求。
但今天世界会消耗尽可能多的计算能力和存储能力，我会认为今天的内存供应短缺比算力更严重。我可以总结一下我认为从你的预测中得出的结论吗？你可以告诉我这是否正确，边际产量实际上可以在12个月内迅速增加但到本世纪末的增加量极其有限。明年的产量可能高于人们的预测，但2030年的产量不会显著高于目前的预测除非整个供应链迅速提高产能。我们已经在26年中了距离本世纪末没多少年了，考虑到提前期……假设你今天下了一个巨大的工具订单需要18个月才能拿到这些工具那时基本上已经是2028年了。从那一刻起如果要建新壳建新厂那基本就是本世纪末了，我想讨论一下你们与Elon在Terafab上的合作情况。那里发生了什么？
Elon曾公开谈论过他建造晶圆厂的愿望，我们要么建成Terafab否则我们就没有芯片。我们需要这些芯片所以我们要建造Terafab，思路大致相同。他看到了对硅、计算和存储的巨大需求增加，他认为他自己的业务将需要大量的硅。
他可能认为应该独自完成所有工作。但正如制造汽车不同，这是一个极其复杂和繁琐的过程，我们认为合作可以加速他晶圆厂的投产。但由于设备层面的瓶颈，全球硅片的净增量似乎不会增加。只是如果有一家新晶圆厂启动，他们可能会以不同于与其他代工厂合作的方式获得有保障的供应。
这不仅仅涉及设备。晶圆厂确实需要大量的电力、水和耗材，还有许多其他输入变量。但这些因素可以像设备那样进行扩展吗？不完全是。有些比其他的更容易扩展，但确实如此。从某种意义上说，我们需要更多的设备，这也是事实：我们还需要大量的原始晶圆厂空间和洁净室产能。
如果你把英特尔这样的代工厂想象成必须建设昂贵设施并购买昂贵设备的企业，我想知道你认为其基本经济状况会如何？它是否会变得更加经济？是否能够更快地扩展规模？正如我之前描述的，这是一个资本密集型的行业。如果你绘制过去20、30或40年建设晶圆厂的成本曲线，我认为每四到五年成本就会翻倍。
即使在工厂内部，如果你看光刻的成本——这是最昂贵的模块，仅涉及图案化部分——其增长速度快于翻倍。今天，一台高数值孔径（High-NA）EUV光刻机及其所有配套设备的成本约为4亿美元。这意味着什么？如果这种速率持续下去，仅仅画一条线来看，是否意味着四年后图案化的成本将达到8亿美元？这似乎不太合理。
一个非常有趣的思维实验是问：有没有一些我们今天可以做、而20年前无法做的截然不同的事情？这是一个非常规避风险的行业，原因恰恰在于此。你投入数百亿美元，真的不想承担任何风险。你想保持几十年来一直以来的做事方式。这不仅适用于半导体行业，事实上所有行业都是如此。
如果你几十年如一日地坚持这样做，你就会变得被灌输观念。可能有一些在英特尔工作的新员工进来后被告知：“晶圆厂就是这样运作的，流程就是这样的。”他们将其视为真理。这就是做事的方式。但这真的是今天制造芯片的最佳方式吗？这是一个非常有效的问题。
我很好奇你暗示了什么，因为这可能包括找出减少光刻步骤的方法以节省这一昂贵组件的成本，或者也许我们需要重新思考晶体管。这是什么层面的问题？以上所有皆是。晶体管架构正在演变。仅仅硅基晶体管在过去30到40年中一直在进化，并且这种趋势将持续下去。
你已经看到了从平面晶体管到FinFET（鳍式场效应晶体管），再到现在的环绕栅极晶体管的演变。还会有更多的发展。这条路线图已经存在，定义相当明确，许多人正在为此工作。但也有一些其他事情……例如：你今天真的需要洁净室吗？你需要基础设施像今天这样复杂和精密吗？
当然，可以做一个实验，让人们在研发晶圆厂里吃汉堡、抽雪茄，看看对良率有什么影响。这将是一个很好的实验来运行，但没有任何现任者——无论是英特尔、台积电还是三星——会愿意主动去做。这就是我所说的意思。这是一个出于正当理由而非常规避风险的业务，因为每损失一天的生产力……我不知道是多少美元。
但在未来不必建造洁净室方面节省了大量资金。但这真的是风险，是对未知的恐惧。没有人会自愿承担这种风险。因此我认为有时最好从零开始并重新思考一切。同样的道理也适用于芯片设计，顺便说一下。我们进行CPU设计的许多方法可能早在30年前就固定下来了。这是否意味着继续以同样的方式进行是明智的？大概不是。
但这是一个非常复杂的问题。在芯片设计中，我认为承担风险的能力可能更高一些。而在晶圆制造方面则不然。但鉴于今天的经济状况，我认为这是一个非常值得提出的问题。也许有更聪明的方法来做这件事。最后，让我们回到采访开始时提出的同一个问题：英特尔如何应对这股疯狂涌入且已经到来的AI需求？
听起来英特尔应该做的是——如果最终的瓶颈是你们已经有了这些晶圆厂，有能力扩展它们，但最终缺乏供应链上游的设备——那就是现在尽可能多地筹集资金。就像英伟达据报道已锁定价值数千亿美元的内存和其他组件的承诺一样，英特尔也许应该采取同样的做法：做出所有这些承诺。
这样在未来几年内，美国将处于有利地位，拥有大部分在最先进级别进行的半导体制造。你建议我们应该购买更多的设备吗？是的，因为听起来否则在几年后你们可能会处于这样的境地：“哦天哪，我们本可以现在制造数万亿美元的收入，但所有设备都在台湾。”是的，这是一个非常有效的问题。
如果我们早知道今天所知道的情况，我们一年前就会投资更多。基于现在所知，我认为我们会增加投资。